Скорее всего, вам уже приходилось слышать это слово «триггер». Например, вы возможно, обращали внимание на смешные картинки — мемы, на которых в последнее время очень часто встречается это слово. Кроме этого, вы возможно, связываете это понятие с какой-то функцией, запускающей другие события. Но, в данной статье мы подробно поговорить о триггерах в электроники. Триггер это в электронике — устройство, которое в один момент времени может находиться в одном из устойчивых состояний. Обычно, таких состояний существует два. В этой статье мы подробно обсудим принципы работы самых простых типов триггеров — RS. Также, мы коснемся вопроса триггеров счетчиков типа T.
Вам также будет интересно прочитать о принципах работы необычных JK триггеров, о которых мы поговорим во второй части статьи, кстати, именно там мы приведем таблицу перехода данного типа электронных устройств.
Что такое тригеры —кратко
Термин триггер происходит от английского слова trigger — защёлка, спусковой крючок. Для обозначения этой схемы в английском языке чаще употребляется термин flip-flop, что в переводе означает “хлопанье”. Это звукоподражательное название электронной схемы указывает на её способность почти мгновенно переходить (“перебрасываться”) из одного электрического состояния в другое и наоборот.
Самый распространённый тип триггера — так называемый RS-триггер (S и R, соответственно, от английских set — установка, и reset — сброс). Условное обозначение триггера — на рис. 5.6.
Он имеет два симметричных входа S и R и два симметричных выхода Q и , причем выходной сигнал Q является логическим отрицанием сигнала . На каждый из двух входов S и R могут подаваться входные сигналы в виде кратковременных импульсов ( ). Наличие импульса на входе будем считать единицей, а его отсутствие — нулем. На рис. 5.7 показана реализация триггера с помощью вентилей ИЛИ—НЕ и соответствующая таблица истинности.
| S | R | Q | |
| запрещено | |||
| 1 | 1 | ||
| 1 | 1 | ||
| 1 | 1 | хранение бита | |
Проанализируем возможные комбинации значений входов R и S триггера, используя его схему и таблицу истинности схемы ИЛИ—НЕ (табл. 5.5).
- Если на входы триггера подать S=”1″, R=”0″, то (независимо от состояния) на выходе Q верхнего вентиля появится “0”. После этого на входах нижнего вентиля окажется R=”0″, Q=”0″ и выход станет равным “1”.
- Точно так же при подаче “0” на вход S и “1” на вход R на выходе появится “0”, а на Q — “1”.
- Если на входы R и S подана логическая “1”, то состояние Q и не меняется.
- Подача на оба входа R и S логического “0” может привести к неоднозначному результату, поэтому эта комбинация входных сигналов запрещена.
Поскольку один триггер может запомнить только один разряд двоичного кода, то для запоминания байта нужно 8 триггеров, для запоминания килобайта, соответственно, 8 х 210 = 8192 триггеров. Современные микросхемы памяти содержат миллионы триггеров.
Краткие теоретические сведения
Триггеры предназначены для запоминания двоичной информации. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений).
[stextbox id=’warning’]Однако триггеры могут использоваться и для построения некоторых цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в параллельный или цифровые линии задержки.[/stextbox]
RS-триггер
Основным триггером, на котором базируются все остальные триггеры является RS-триггер. RS-триггер имеет два логических входа:
- R – установка 0 (от слова reset);
- S – установка 1 (от слова set).
RS-триггер имеет два выхода:
- Q – прямой;
- Q- обратный (инверсный).
Состояние триггера определяется состоянием прямого выхода. Простейший RS-триггер состоит из двух логических элементов, охваченных перекрёстной положительной обратной связью.
Рассмотрим работу триггера:
Пусть R=0, S=1. Нижний логический элемент выполняет логическую функцию ИЛИ-НЕ, т.е. 1 на любом его входе приводит к тому, что на его выходе будет логический ноль Q=0. На выходе Q будет 1 (Q=1), т.к. на оба входа верхнего элемента поданы нули (один ноль – со входа R, другой – с выхода ). Триггер находится в единичном состоянии. Если теперь убрать сигнал установки (R=0, S=0), на выходе ситуация не изменится, т.к. несмотря на то, что на нижний вход нижнего логического элемента будет поступать 0, на его верхний вход поступает 1 с выхода верхнего логического элемента.
Триггер будет находиться в единичном состоянии, пока на вход R не поступит сигнал сброса. Пусть теперь R=1, S=0. Тогда Q=0, а =1. Триггер переключился в “0”. Если после этого убрать сигнал сброса (R=0, S=0), то все равно триггер не изменит своего состояния. Для описания работы триггера используют таблицу состояний (переходов). Обозначим:
- Q(t) – состояние триггера до поступления управляющих сигналов (изменения на входах R и S);
- Q(t+1) – состояние триггера после изменения на входах R и S.
Таблица переходов RS триггера в базисе ИЛИ-НЕ
| R | S | Q(t) | Q(t+1) | Пояснения |
| Режим хранения информации R=S=0 | ||||
| 1 | 1 | |||
| 1 | 1 | Режим установки единицы S=1 | ||
| 1 | 1 | 1 | ||
| 1 | Режим установки нуля R=1 | |||
| 1 | 1 | |||
| 1 | 1 | * | R=S=1 запрещённая комбинация | |
| 1 | 1 | 1 | * |
RS-триггер можно построить и на элементах “И-НЕ” (рисунок 2.2).
Входы R и S инверсные (активный уровень “0”). Переход (переключение) этого триггера из одного состояния в другое происходит при установке на одном из входов “0”. Комбинация R=S=0 является запрещённой.
Таблица переходов RS триггера в базисе “2И-НЕ”
| R | S | Q(t) | Q(t+1) | Пояснения |
| * | R=S=0 запрещённая комбинация | |||
| 1 | * | |||
| 1 | Режим установки нуля R=0 | |||
| 1 | 1 | |||
| 1 | 1 | Режим установки единицы S=0 | ||
| 1 | 1 | 1 | ||
| 1 | 1 | Режим хранения информации R=S=1 | ||
| 1 | 1 | 1 | 1 |
Синхронный RS-триггер
Схема RS-триггера позволяет запоминать состояние логической схемы, но так как при изменении входных сигналов может возникать переходный процесс (в цифровых схемах этот процесс называется “опасные гонки”), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены, и сигнал на выходе комбинационной схемы соответствует выполняемой ею функции. Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала).
[stextbox id=’warning’]Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров. Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными. Принципиальная схема синхронного RS триггера приведена. [/stextbox]
Таблица переходов синхронного RS-триггера
| R | S | C | Q(t) | Q(t+1) | Пояснения |
| 1 | Режим хранения информации R = S = 0 | ||||
| 1 | 1 | 1 | |||
| 1 | 1 | 1 | Режим установки единицы S =1 | ||
| 1 | 1 | 1 | 1 | ||
| 1 | 1 | Режим установки нуля R=1 | |||
| 1 | 1 | 1 | |||
| 1 | 1 | 1 | * | R = S = 1 запрещённая комбинация | |
| 1 | 1 | 1 | 1 | * |
В таблице 2.3. под сигналом С подразумевается синхроимпульс. Без синхроимпульса синхронный RS триггер сохраняет своё состояние.
D – триггер
D-триггер имеет 1 информационный вход (D-вход). Бывают только синхронные D-триггеры. Состояние информационного входа передаётся на выход под действием синхроимпульса (вход С).
Таблица переходов D-триггера
| C | D | Q(t) | Q(t+1) | Пояснения |
| * | Режим хранения информации | |||
| * | 1 | 1 | ||
| 1 | * | Режим записи информации | ||
| 1 | 1 | * | 1 |
Если на входе D – “1”, то по приходу синхроимпульса Q = 1. Если на D “0”, то Q =0.
Счётный триггер (Т-триггер)
Т-триггер имеет один счётный информационный вход.Триггер переключается каждый раз в противоположное состояние, когда на вход Т поступает управляющий сигнал.
Таблица 2.5 – Таблица переходов Т триггера
| T | Q(t) | Q(t+1) |
| 1 | 1 | |
| 1 | 1 | |
| 1 | 1 |
Универсальный триггер (JK-триггер)
Такой триггер имеет информационные входы J и К, которые по своему влиянию аналогичны входам S и R тактируемого RS-триггера:
- при J=1, K=0 триггер по тактовому импульсу устанавливается в состояние Q=1;
- при J= 0, К=1 – переключается в состояние Q=0;
- при J=K=0 – хранит ранее принятую информацию.
Но в отличие от синхронного RS-триггера одновременное присутствие логических 1 на информационных входах не является для JK-триггера запрещённой комбинацией и приводит триггер в противоположное состояние.
Таблица переходов JK триггера
| K | J | C | Q(t) | Q(t+1) |
| 1 | ||||
| 1 | 1 | 1 | ||
| 1 | 1 | 1 | ||
| 1 | 1 | 1 | 1 | |
| 1 | 1 | |||
| 1 | 1 | 1 | ||
| 1 | 1 | 1 | 1 | |
| 1 | 1 | 1 | 1 |
Цифровая электроника – ЯБ-триггеры с доминирующим Я-входом
Наличие запрещенных комбинаций для тактируемых &У-триггеров вызвало идею построения триггера, который принудительно устанавливает Qx в 0 при S= 1 и R = 1, при подаче синхроимпульса. Это становится возможным благодаря особенному подключению входов. На рис. 7.35 показано такое соединение входов. При S = 1 и R = 1, 1-сигнал не может воздействовать на триггер, так как на выходе элемента НЕ действует 0. И-элемент запирается. 1-сигнал на R разрешает сброс. Режим установки при S = 1 и R = 0 остается возможен, так как теперь на выходе элемента НЕ действует 1 и И-элемент имеет на выходе 1.
Интересная статья: Что такое твердотельное реле?
Такой триггер называется .RS’-триггером с доминирующим /?-входом, или ^триггером. Правило его работы следует из условного обозначения на рис. 7.36 (см. также разд. 7.1). Оно гласит: если оба входа триггера S, R и вход Т имеют уровень 1, то при сигнале синхронизации 1 Q{ устанавливается на 0, a Q2 — на 1. Таблица истинности тактируемого ЛУ-триггера с доминирующим R-входом представлена на рис. 7.37. Разумеется, существует также тактируемый RS-триггер с доминирующим ^-входом (см. контрольный тест).
Еще несколько полезных моментов
Общие сведения. Помимо логических элементов, реализующих основные логические операции, в цифровой технике широко используются в качестве базовых элементов ячейки памяти на основе разнообразных триггеров. Обобщенная модель триггера показана на рис. 3.6. Очевидно, любой триггер состоит из схемы управления (СУ) и бистабильной ячейки памяти (ЯП). Триггеры имеют входы управляющих сигналов Х1, Х2,…Хn два взаимоинверсных выхода Q и , а также могут иметь вход синхронизации С.
В общем случае к триггерам относят устройства, имеющие два устойчивых состояния, которые устанавливаются при подаче соответствующей комбинации сигналов на управляющие входы и сохраняются в течение заданного времени после окончания действия этих сигналов. Триггеры способны хранить двоичную информацию (состояния «О» и «1») после окончания действия входных импульсов. Это свойство обусловлено тем, что устройством управляют не только внешние сигналы, но и сигналы обратной связи самого триггера.
По функциональному признаку, определяющему поведение триггера при воздействии сигнала управления и способа управления, триггеры подразделяют на следующие типы:
- RS-триггеры, имеющие два управляющих входа: S (set— установка) и R (reset—сброс); D-триггеры (D—delay—задержка), имеющие один информационный вход;
- Т—триггеры (T—time—время, характеризующее внутреннюю задержку), переключающиеся в противоположное состояние с приходом каждого очередного входного импульса.
- Часто Т-триггеры называют триггерами со счетным запуском. Иногда Т-триггеры обозначают MS. Это отражает то, что каждый из них состоит из двух RS-триггеров, один из которых является основным (М—master—хозяин), а другой—вспомогательный (S—slave—раб);
- JK—универсальные триггеры, имеющие управляющие входы J (J—-jump—прыжок, переброс) и К (keep—держать, сохранять) и допускающие установку выходных уровней при наличии сигнала на входе синхронизации С.
По способу управления триггеры подразделяют на асинхронные и тактируемые. В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информационный вход. В тактируемых триггерах переключение производится только при наличии разрешающего, тактирующего импульса на входе синхронизации.
https://www.youtube.com/watch?v=tMjkpJxzeGE
В зависимости от типа используемых ячеек памяти триггеры подразделяются на статические, статико-динамические и динамические. Первые два типа реализуются на основе логических элементов НЕ, ИЛИ-
НЕ, И-НЕ, а последний на основе МДП транзисторов.
В зависимости от типа базовых логических элементов реализуются триггеры с различными параметрами: быстродействием, потребляемой мощностью, нагрузочной способностью и др.
Как видно из рассмотрения принципиальных схем, основу триггеров составляют два инвертора, связанные между собой взаимными перекрестными связями. Эти связи обусловливают в процессе переключения возникновение положительной обратной связи, способствующей повышению быстродействия и надежности работы схемы.
При наличии логической 1 на выходе одного инвертора на выходе другого поддерживается логический 0. Необходимые уровни напряжения на выходе издаются схемой управления, которая при использовании логических элементов семейства ТЛНС (см. рис. 3.7, а) образована транзисторами VT1 и VT2, а при использовании элементов семейства ТТЛ (см. рис. 3.7, в) образована эмиттерными переходами транзисторов VT1 и VT2. Триггеры, реализованные на основе логических элементов ИЛИ-НЕ, работают в положительной логике, а реализованные на основе логических элементов И-НЕ работают в отрицательной логике. Для работы в положительной логике схема управления последних усложняется добавлением двух инверторов.
Интересная статья: Реле времени: что это такое и где применяется
Уровни напряжений на обоих выходах триггера различны и одновременно изменяются на противоположные при работе устройства управления. Поэтому на условном обозначении триггера (см. рис. 3.7, б, г) один из выходов обозначен Q, а второй—через (факт инверсии отражается кружком на стороне прямоугольника). Выход Q считается главным: значениями Q характеризуют состояние триггера в целом.
Уравнение состояний RS-триггера имеет вид Здесь индексами n и n+1 обозначены значения величины Q до и после поступления управляющих сигналов. Используя это уравнение, можно определить возможные состояния триггера при разных наборах управляющих сигналов:
- если S = 0, R = 0, то , т.е. триггер сохраняет прежнее состояние;
- если S = 0, R = 1, то , т.е триггер по основному выходу находится в состоянии логического ;
- если S = 1, R = 0, то , т.е. триггер по основному выходу находится в состоянии логической 1;
если S = 1 и R = 1, то триггер находится в неопределенном состоянии Х, (т.е. с равной вероятностью может находиться в любом из устойчивых состояний Q = 1 или Q = 0), поэтому такой набор является запрещенным: нельзя одновременно подавать на триггер противоположные команды S (установить 1) и R (установить 0).
Наибольшей универсальностью среди триггеров обладает JK-триггер Он работает как RS-триггер, причем в отличие от RS-триггеров здесь допустимо, чтобы оба управляющих сигнала были равны 1.
Если управляющие сигналы J и К равны 1, то JK-триггер работает как T-триггер. При подаче на вход С синхронизирующего импульса триггер будет работать в режиме делителя на 2. Этот режим используется при построении последовательных счетчиков и делителей частоты любой сложности.
Если на информационные входы J и К подавать противофазные логические сигналы, то триггер будет работать в режиме синхронной записи информации. При подаче тактового импульса на вход С эта информация появляется на выходе, т. е. сдвигается в следующую ячейку Такой режим используется при построении сдвигающих регистров, распределителей импульсов, синхронных.
Интегральные JK-триггеры часто имеют несколько управляющих J, К входов, что расширяет его функциональные возможности и позволяет экономить внешние логические элементы. С помощью указанных входов триггер можно установить в определенное состояние независимо от тактового импульса. Поэтому эти входы получили названия предустановки и стирания.
Квазистатические триггеры в отличие от динамических не требуют так называемого «тактового питания» в период хранения информации. При записи информации тактовое питание необходимо, оно осуществляется тактовыми импульсами, имеющими длительность, меньшую, чем постоянная времени заряда и разряда паразитных емкостей затворов МДП транзисторов схемы. По сравнению со схемами статического типа квазистатические и динамические схемы триггеров позволяют в 2—3 раза уменьшить число используемых МДП транзисторов.
В динамических триггерах по истечении времени хранения информация теряется. Для сохранения информации необходимо ее периодическое восстановление путем подачи последовательности внешних импульсов, период которых Т меньше времени хранения информации t. Эти импульсы одновременно выполняют функции синхронизации. В зависимости от числа последовательностей синхроимпульсов различают двух- и четырехфазные динамические элементы.
Характерной особенностью цифровых устройств на основе динамических триггеров является то, что синхронизация в них осуществляется путем подключения и отключения соответствующих элементов к цепи питания. При этом элементы потребляют мощность от источника питания не постоянно, а периодически в течение относительно коротких промежутков времени, когда производится переключение элементов или восстановление информации. В результате устройства на динамических элементах при низких частотах переключения потребляют существенно меньшую мощность, чем на основе статических триггеров. Поэтому динамические триггеры являются весьма перспективными элементами для БИС памяти. Рассмотрим принцип действия динамического триггера, пригодного для использования в качестве ячейки памяти БИС.
На рис. 3.8 изображена схема динамического триггера на основе двух инверторов VT1, VT3 и VT2, VТ4, с взаимными перекрестными связями. В триггере используются МДП транзисторы с каналом р-типа. Питание и синхронизация работы триггера производятся импульсными последовательностями, подаваемыми в разрядные шины РШ и РШ1 (в них потенциалы могут принимать значения –Un, 0 B). Хранение информации обеспечивается паразитными емкостями МДП транзисторов, для удобства обозначенными С1 и С2.
Для записи на адресную шину подают напряжение –Un, а на разрядные шины РШ1 и РШ подают уровни –Un и 0. Уровень –Un через ключ VT4 поступает на вход транзистора VT1 и открывает его. На затвор транзистора VT2 поступает уровень 0, и, следовательно, он закрывается. Напряжение на емкости С1 принимает значение uC1 = –Un, а на емкости С2 равно нулю (иC1=0). После записи отключают напряжение на адресной шине.
Интересная статья: Что такое полевые транзисторы?
Так как остаточный ток закрытого транзистора VT1 мал, то емкость С1 будет сохраняться на выходах ячейки (на стоках VT1 и VT2) длительное время За это время можно несколько раз считывать информацию ячейки (следует учитывать что при считывании приходится открывать транзистор VT4 и разряд С1 ускоряется). Для того чтобы поддерживать напряжение на емкости С1, несмотря на неизбежный ее разряд, осуществляют регенерацию: периодическую запись того же кода.
Скачайте интересную публикацию: Схема устройства трегеров
Динамические триггеры на МДП транзисторах экономичнее и компактнее триггеров на биполярных транзисторах, но уступают им по быстродействию.
elektro-dox.ru/cif-electr/43.html
window.edu.ru/catalog/pdf2txt/742/45742/22360?p_page=3
labfor.ru/guidance/digital-leso2/4
mif.vspu.ru/books/informaticsshau/theory/chapter5/1_5_7.html
h4e.ru/nizkovoltnaya-apparatura/131-printsip-raboty-rs-triggera
siblec.ru/radiotekhnika-i-elektronika/elektronika/3-elementy-i-uzly-tsifrovykh-ustrojstv/3-7-triggery
texnic.ru/tools/cif_ms/5.html
kip-help.narod.ru/elektron/trigger.htm
studme.org/282211/tehnika/triggery
